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FAQ


TOPSTREAM™ Platform


TOPSTREAM™ Platformは、コンピュータの高性能化の3つの大きな課題(①ILP Wall ②Memory Wall ③Power Wall)を解決するTOPSTREAM™ 基本アーキテクチャの特長備えたヘテロジニアス・マルチコア・プロセッサのプラットフォーム(基本設計)です。 TOPSTREAM™ Platformを使用することにより、様々な次世代電子機器の要件(処理速度、消費電力、コスト等)に適したヘテロジニアス・マルチコア・プロセッサを容易に設計することができます。


TOPSTRAM™ 基本アーキテクチャは、マイクロプロセッサの性能向上における3つの基本的な課題であるILP Wall、Memory Wall、Power Wallを解決する様々な仕組みを備えています。


1.       ILP[1] Wallの解消

  • 複合命令(~数10演算/命令)を1クロックで実行するプロセッサ・コア

 

2.       Memory Wallの解消

  • ストリーム処理(演算とメモリ・アクセスの並列実行)が可能なプロセッサ・コア
  • 大きなレジスタ・ファイル(汎用:32-bit×最大256本、データ用:n-bit×最大256本)
  • プロセッサ間通信にプロセッサ・コア間でレジスタ・バンクを共有可能 

 

3.       Power Wallの解消

  • 動作周波数の大幅な低減(マルチコアによる並列性×複合命令により性能を補償)

 

これら3つの課題を解決するTOPSTRAM™ 基本アーキテクチャには、次の特長があります。

<マルチコア・プロセッサの特長>

  • アプリケーション・ドメインに適したヘテロジニアス・マルチコア構成により、エネルギー効率(MIPS[2]/mW)の極めて高いマイクロプロセッサを設計可能
  • 異なる種類のプロセッサ・コアの組合わせにより、クロック周波数あたりの性能(IPC[3])が高いマルチコア・プロセッサを設計可能
  • プロセッサ・コアの追加により、機能や性能を容易に拡張できる(スケーラビリティが高い)
  • プロセッサ・コア間のレジスタ・バンク共有により、オンチップバスやメモリ・アクセスの負荷を軽減

 

<プロセッサ・コアの特長>

  • ストリーム処理により、バス競合による性能の低下を大幅に削減
  • 複合命令の追加により、IPCを向上
  • デュアル命令セットにより、複合命令やSIMD型命令を定義しやすい
  • 16-bit長の命令により、小さなフットプリント
  • 汎用命令、SIMD命令、複合命令に対応するコンパクトな演算器
  • 大きなレジスタ・ファイルにより、メモリ参照を削減
  • ループバッファにより、ループ処理時のオーバーヘッド(サイクル数)を削減

 

<オンチップ・バスの特長>

  • 拡張ハーバード・アーキテクチャ(命令1系統、データ2系統)により、実効性能が高い
  • 3段のパイプライン処理により、高いスループット
  • 128-bitのデータ幅により、高いバンド幅
  • 分散アービトレーションにより、論理回路の変更なしにマルチコア構成を変更可能
  • スプリット・トランザクションにより、バスの使用効率を向上
  • ロック・アクセスにより、排他制御や優先度制御が可能

TOPSTRAM™ 基本アーキテクチャの構成


構成要素 仕様概要 特徴
MC

32-bit RISC型プロセッサ・コア

  • 基本アーキテクチャ:Load-Storeアーキ
  • パイプライン:5段
  • 命令長:16-bit (基本)
    32-bit/48-bit(プリフィックス付き)
  • 命令数:171命令
    最大256命令(n-bit データ処理)
  • オペランド:2オペランド(基本)
    3オペランド(特殊命令)cc
  • メモリ空間:4GByte
  • MMU:オプション
  • 特権モード:ユーザ/スーパーバイザ
  • 実行モード:ノーマル/ステップ実行/分岐トレース
  • 低消費電力モード:ノーマル/ストップ/ドーズ
  • 割込みコントローラ:内蔵(外部割込:最大16)
  • プロセッサ・バス:命令1系統(64-bit)、データ2系統(32-bit, 128-bit)
  • デバッグ・コントローラ:プロセッサ・バス毎
  • OS等のシステム制御用
  • 16-bit長のコンパクトな命令
  • 最大256本の汎用レジスタ
  • ビット処理系の命令内蔵
  • 拡張ハーバード型のバス
  • 命令プリフェッチ機構
  • ストリーム処理機構(インターロック機構あり)
  • TOPSTREAM™ S-bus I/F内蔵
ITLB

MC用命令TLB(オプショナル)

  • コンフィギュアブル(容量、セット数等)
  • 応用に適した構成を選択可能
  • ゼロ・サイクル・アドレス変換
DTLB

MC用データTLB(オプショナル)

  • コンフィギュアブル(容量、セット数等)
  • 応用に適した構成を選択可能
  • ゼロ・サイクル・アドレス変換
MIC

MC用命令キャッシュ(オプショナル)

  • コンフィギュアブル(容量、セット数等)
  • 命令キャッシュ・バス:64-bit
  • 応用に適した構成を選択可能
MDC

MC用データキャッシュ(オプショナル)

  • コンフィギュアブル(容量、セット数等)
  • 命令キャッシュ・バス:32-bit
  • 応用に適した構成を選択可能
DPE

32-bit RISC型+n-bitデータ処理プロセッサ・コア

  • 基本アーキテクチャ:Load-Storeアーキ
  • パイプライン:5段
  • 命令長:16-bit (基本)
    32-bit/48-bit(プリフィックス付き)
  • 命令数:68命令(32-bit RISC)
    最大256命令(n-bit データ処理)
  • オペランド:2オペランド(基本)
    3オペランド(特殊命令)
  • 汎用レジスタ:32-bit ×16本×16バンク(最大)
    n-bit ×16本×16バンク(最大)
  • メモリ空間:4GByte
  • 特権モード:ユーザ/スーパーバイザ
  • 実行モード:ノーマル/ステップ実行/分岐トレース
  • 低消費電力モード:ノーマル/ストップ/ドーズ
  • 割込みコントローラ:内蔵(外部割込:最大16)
  • プロセッサ・バス:命令1系統(128-bit)、データ2系統(128-bit, 128-bit)
  • デバッグ・コントローラ:プロセッサ・バス毎
  • 最大8個のDPEを搭載可能
  • 応用に適した命令を搭載可能
  • デュアルISA[4]による高い拡張性
  • 命令プリフェッチ機構
  • ループバッファ機構
  • ストリーム処理機構
    (インターロック機構あり)
  • TOPSTREAM™ I-bus I/F内蔵
  • TOPSTREAM™ D-bus I/F内蔵
  • TOPSTREAM™ S-bus I/F内蔵
TOPSTREAM™ I-bus

命令用オンチップ・バス

  • 方式:分散アービトレーション型共有バス
  • トポロジー:マルチ・マスタ
  • バス・マスター数:最大8マスタ
  • アービトレーション:適応型ラウンドロビン
  • ステージ:3段(S0:Req, S1:Cmd/Addr, S2:Data)
  • スループット:1サイクル
  • アドレス:32-bit
  • データ:128-bit
  • モード:ノーマル/分岐先(2連続アクセス)
  • 高いバンド幅の命令専用バス
    (例:800Mbyte/s@50MHz)
  • 最大8命令/サイクルの転送能力
  • 分岐先の優先アクセス機構
TOPSTREAM™ D-bus

データ用オンチップ・バス

  • 方式:分散アービトレーション型共有バス
  • トポロジー:マルチ・マスタ×マルチ・スレーブ
  • バス・マスタ数:最大8マスタ
  • バス・スレーブ数:最大8スレーブ
  • アービトレーション:適応型ラウンドロビン
  • ステージ:3段(S0:Req, S1:Cmd/Addr, S2:Data)
  • スループット:1サイクル
  • アドレス:32-bit
  • データ:128-bit
  • モード:ノーマル/ロック
  • 高いバンド幅のデータ専用バス
    (例:800Mbyte/s@50MHz)
  • ロック機構による優先度調整可
TOPSTREAM™ S-bus

データ用オンチップ・バス

  • 方式:分散アービトレーション型共有バス
  • トポロジー:マルチ・マスタ×マルチ・スレーブ
  • バス・マスタ数:最大9マスタ
  • バス・スレーブ数:最大8スレーブ
  • アービトレーション:適応型ラウンドロビン
  • ステージ:3段(S0:Req, S1:Cmd/Addr, S2:Data)
  • スループット:1サイクル
  • アドレス:32-bit
  • データ:128-bit
  • モード:ノーマル/ロック/スプリット
  • 高いバンド幅のデータ専用バス
    (例:800Mbyte/s@50MHz)
  • ロック機構による優先度調整可
  • スプリット・トランザクション
IM

オンチップ命令用メモリ

  • 容量:コンフィギュアブル
  • データ幅:128-bit
  • バスI/F:TOPSTREAM™ S-bus (Read/Write)TOPSTREAM™ I-bus (Read Only)
  • 応用に適した構成を選択可能
  • バス間アービトレーション機構
DM

オンチップデータ用メモリ

  • 容量:コンフィギュアブル
  • データ幅:128-bit
  • バスI/F:TOPSTREAM™ D-bus (Read/Write) TOPSTREAM™ S-bus (Read/Write)
  • 応用に適した構成を選択可能
  • バス間アービトレーション機構
IPU

オンチップ・ペリフェラル・インターフェイス

  • バス・インターフェイス:TOPSTREAM™ S-bus
  • バス・ブリッジ機能:AMBA APB 32-bit bus
  • 内蔵機能:タイマ、プロセッサ間通信レジスタ
  • 各種ペリフェラルへの接続I/F
BC

外部バス・コントローラ(オプショナル)

  • 外部メモリI/F:ROM, FLASH, SDRAM, DDR
  • 内部バスI/F:MC(命令系:MIC、データ系:MDC)、
    TOPSTREAM™ S-bus
  • メモリ・コントローラ機能
  • オンチップバス・アービトレーション
  • 各種メモリへの接続I/F

TOPSTRAM™ 基本アーキテクチャは、マルチ・プロセッサ・システム全体の制御を行うマスター・コントローラ(MC:32-bit RISC型プロセッサ・コア)とデータ処理を担当する各種プロセッサ(DPE:32/64/128/256-bit等のアプリケーション・ドメイン特化型プロセッサ)と、これらのプロセッサを効率良く動作させるためのユニークな独自のオンチップ・バスであるTOPSTREASM™ Bus、および外部メモリ・コントローラ等で構成されます。DPEとして搭載可能なプロセッサは、通常最大8種類8個までですが、8個以内のプロセッサでクラスタを構成することで最大プロセッサ数を大幅に増やすことができます。


アプリケーションに必要な処理性能を最小限の数の最適なプロセッサ・コアの組合せで実現できるよう、最適なメモリ階層と最適なプロセッサ間結合で集積することができます。TOPSTRAM™ 基本アーキテクチャの採用により、従来のASIC(ハードワイヤード型論理回路による特定顧客向け半導体製品)やホモジニアス型のマルチコア・プロセッサと比較して、低消費電力性能を保ちながら、よりプログラマブルでスケーラブルなASSP(アプリケーション特化型標準半導体製品)の開発が可能になります。


また、TOPSTRAM™ 基本アーキテクチャに加えて、3次元積層LSI技術を採用することで、少量多品種への対応と超短期製品開発が可能になります。


TOPSTRAM™ 基本アーキテクチャに基づくマルチコア・プロセッサの設計プラットフォームであるTOPSTREAM™ baseプラットフォームの構成を図に示します。


※1: Data Processing Engineは、プラットフォーム上のデータ処理用プロセッサ・コアの総称で、実際にDPEの基本アーキテクチャに基づいてアプリケーションに特化されたプロセッサ・コアには個別の名前が付けられます。
※2:1つの命令で数10演算を行う命令で、基本的に1クロックで実行されます。


[1] ILP : Instruction Level Parallelism、命令レベルの並列性
[2] MIPS : Million Instruction Per Second、100万命令/秒
[3] IPC : Instruction Per Clock、命令数/クロック
[4] ISA : Instruction Set Architecture





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